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xc2vp70-6ff1517中文资料

  • 20×18位符号定点乘法器的FPGA实现

    而在增加器件的同时增加功耗，而且完成一次乘法运算时间要24．30 ns。因国内集成电路制造起步晚，目前中国80％的集成电路设计公司还在采用0．35／μm及以下工艺，国内同类乘法器，采用上华0．5 μm的标准单元库，完成1次乘法运算时间接近30 ns，逻辑单元是1 914个。但该设计完成1次乘法运算时间仅15．922 ns，器件只有494个slices，性能明显提高。 4 结 语 给出了20×18位符号定点乘法器的设计，整个设计采用了verilog hdl语言进行结构描述，采用的器件是xc2vp70-6ff1517。该设计采用基4 booth编码，4-2压缩，以及采用smic0．18μm标准单元库，使得该乘法器面积降低的同时，延时也得到了减小，做到芯片性能和设计复杂度之间的良好折中，该设计应用于中国地面数字电视广播(dtmb)asic中3 780点fft单元的20×18位符号定点乘法器，在60 mhz时工作良好，达到了预定的性能要求，具有一定的实用价值。 来源:维珍

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