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基于FPGA的以太网MAC子层协议设计实现
时间间隔大于最小帧间间隙,则接收模块进入数据接收状态开始接收数据. 处于data0 状态时接收字节的低4 位,而处于datal 状态时接收字节的高4 位,并在data0 状态将接收到的完整字节数据存贮到接收数据缓冲区.如果接收的数据字节数超过允许的最大帧长度,则接收模块进入drop 状态,此时丢弃后面的数据. 当全部数据传输完毕即总线处于空闲时,接收模块重新处于idle 状态,等待接收下一个数据帧. 图5 接收控制状态图 3 综合与仿真本文采用xilinx 公司的spartan ⅱ系列xc2s100pq208芯片,整个设计全部采用verilog hdl 硬件描述语言来实现,并在foundation3. 1 的设计平台上完成整个模块的设计、综合、仿真、映射及布局布线. 图6为发送时序仿真的波形,从图中可以看出,当传输过程中发生冲突时继续发送32 比特的阻塞码,然后随机延时一段时间重新争用介质以传输数据,这说明本模块满足了csma/ cd 协议. 图6 发送时序仿真波形 4 结语本文介绍了一种简易的基于fpga 的以太网mac 子层协议的设计方法. 通过本模块可以简单方便地实现小型嵌入式系统的in

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