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IC FPGA 104 I/O 144TQFP
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摘要：在时差定位(tdoa)技术中，高精度的时差测量是准确定位的关键。针对这一需要， 提出一种基于fpga 的高精度时差测量系统的实现方案。本系统的时差测算单元以altera 公司cyclone 系列的ep1c3t144 芯片为核心，并提供了以太网接口、usb 接口和rs232 串 口作为输入输出接口。该设计方案具有电路设计简单、成本低、精度高、移植性好等优点， 可广泛应用于定位、导航和测距等领域。 1 引言 随着无线技术的发展，无线定位系统的研究不断深入，无线定位的应用和服务也越来越 深入到生活中的每个细节，极大地改善和方便了人们的生活质量。在目前的无线定位技术中， 到达时间差定位(tdoa, time difference of arrival)作为一种定位精度高、定位速度快和抗干 扰能力强的定位技术而越来越受到重视。这种定位方式的基础就是无线电测距，即通过测量 无线电信号到达某物体的传播时差，进而折算出到达此物体的距离，测距的实质正是测量时 差。由于通信设备逐步向数字化、智能化方向发展，本文充分利用了低端的fpga 器件(field programmable gate array)
3=15.8kw，c1=0.1mf，截止频率为100hz。ax(x=1-n)为经过光电转换及信号调理之后的输出信号，本系统中n取值为37，即在侧支架上沿周向均匀安装37个光敏接收模块。当q1接收到足够强度的入射红外光时ax输出为高电平，没有受到入射光照射时保持为低电平，信号直接送至fpga/mcu信息处理模块的相应引脚。 fpga/mcu信息处理模块：fpga作为主处理器，两片mcu作为协处理器，fpga与mcu及上位机之间均使用串口通信方式。 fpga采用altera公司的ep1c3t144，具有2910个逻辑单元，可用io引脚达104个，集成1个pll模块，使用与1.5v联合供电，上电次序可任意配置，可灵活选择使用主动串行方式或者jtag方式进行调试，外接50mhz有源晶振为芯片提供基准频率。 mcu选用cygnal公司的c8051f310，工作电压2.7v~3.6v，最高工作频率可达25mhz，提供1280字节ram和16kb flash，29个耐5v电压的可配置io引脚，片内集成21路10位200ksps adc及硬件增强型uart，可使用silicon lab2线调试
设计方案 该系统是虚拟示波器，主要工作是采集被测模拟信号，并将信号通过usb2．o接口传输到pc104计算机，运行计算机labview平台下的应用软件完成数据的处理与记录，并在显示器上绘制曲线。 该系统主要由模拟信号采集模块、fpga控制模块、usb传输模块和计算机组成，其系统结构框图如图1所示。 1．1．1 fpga控制模块 该设计采用alter公司的cyclone系列现场可编程门阵列(field programmable gate array，fpga)，芯片ep1c3t144来实现高速数据控制及传输。 ep1c3t144采用tpfq封装，拥有100个i／o口和2 910个逻辑单元，是一种高密度、高性能的fpga。 fpga的主要功能是高速数据采集、数据帧控制，以及与usb单片机进行通信。具体说明如下： (1)高速数据采集及增益控制。高速数据采集功能是控制高速a／d的时序进行数据采集；增益控制功能是通过向程控增益放大电路发送控制命令，进而达到控制模拟电路放大倍数的目的。由于篇幅关系，有关这两个方面的内容不做详细介绍。 (2)数据帧控制。fpga
门时以及被测信号和标频信号的相位重合点的共同控制，但实际测量闸门的开启与闭合同被测信号和标频信号的相位重合点同步，这样能够有效的消除传统测频方法中±1个字的误差。 硬件组成和功能框图 整个测频系统由多个功能模块组成，包括mcu数据处理、fpga及其配置、高频分频、信号整形和液晶显示等，其中fpga集合了相位重合点检测、同步闸门产生和定时计数等功能，主要硬件功能框图如图1所示。 图1 系统主要硬件功能框图 本测频系统中fpga芯片是采用altera公司cyclone系列的ep1c3t144，该器件采用tpfq封装，拥有100个i/o口和2910个逻辑单元。本系统采用verilog hdl和blockdiagram/schematic相结合的方法来对各功能模块进行逻辑描述，然后通过eda开发平台，对设计文件自动地完成逻辑编译、逻辑化简、综合及优化、逻辑布局布线、逻辑仿真，最后对fpga芯片进行编程，实现系统的设计要求。fpga配置采用了专用配置芯片epcs1，用byteblaster ii对其进行下载编程。 mcu主要实现的功能有32位计数值的浮点转换及运算、预置闸门和将测量
的参考门时以及被测信号和标频信号的相位重合点的共同控制，但实际测量闸门的开启与闭合同被测信号和标频信号的相位重合点同步，这样能够有效的消除传统测频方法中±1个字的误差。 硬件组成和功能框图 整个测频系统由多个功能模块组成，包括mcu数据处理、fpga及其配置、高频分频、信号整形和液晶显示等，其中fpga集合了相位重合点检测、同步闸门产生和定时计数等功能，主要硬件功能框图如图1所示。 图1 系统主要硬件功能框图 本测频系统中fpga芯片是采用altera公司cyclone系列的ep1c3t144，该器件采用tpfq封装，拥有100个i/o口和2910个逻辑单元。本系统采用verilog hdl和blockdiagram/schematic相结合的方法来对各功能模块进行逻辑描述，然后通过eda开发平台，对设计文件自动地完成逻辑编译、逻辑化简、综合及优化、逻辑布局布线、逻辑仿真，最后对fpga芯片进行编程，实现系统的设计要求。fpga配置采用了专用配置芯片epcs1，用byteblaster ii对其进行下载编程。 mcu主要实现的功能有32位计数值的浮点转换及运算、预置闸门和将测量结
的ep1c3型fpga的i/o资源丰富，但是由于整个仪器的检测控制信号数量很大，因此在设计各部分时应尽量在满足要求的前提下节约fpga的i/o资源，考虑上述原因，我们在设计离子源的部分地象控制中选用了dac7714。本系统采用ref01通过运放为dac7714提供双极性基准电压，片选择端接低电平，通过软件对地址的操作实现对器件或通道的直接选择。、sdi、clk、接fpga，由于fpga产生相应的时序实现其工作输出-10v~10v控制电压。其中fpga选择的是altera公司cyclone系列中的ep1c3t144。 来源:雪儿
请人做altera的ep1c3t144程序，有酬（武汉）现老板一项目，用ep1c3t144控制max125采集数据，通过isa总线读取转换结果，fpga仅完成时序控制以及内置fifo的功能，现在硬件基本上是通的，我不通过fifo读转换结果都是对的，通过fifo转存结果会出现数据错位，苦搞n天，无进展，我估计是fpga程序的问题，程序不大，因初次接触fpga,所以很多疑问，希望牛人指点，若需要报酬可谈，但肯定不多，因我也是一学生，老板仅给生活费。也可交个朋友，以后有什么项目可以一起合作，我也有4年硬件的工作经验。地点在武汉，qq联系：10376768，验证内容中请注明项目。
altera 的 cyclone ep1c3t144大概多少钱？altera 的 cyclone ep1c3t144大概多少钱？
请问ep1c3t144和ep1c6t144的大概价格请问ep1c3t144和ep1c6t144的大概价格。
请教：quartus中的一个warning用的是altera的ep1c3t144定义如下：clk：in std_logic;......if rising_edge(clk) then......只要出现对上升或下降沿的判断就会出现编译警告：found pins functioning as undefined clocks我以为是管脚未分配，把全局时钟的管脚分配给clk 后，依然报警怎么回事？请大虾指点，虽然编译可以通过，可是还是想弄懂ps： 请教对ep1c3熟悉的 管脚的optional function怎么实现？是编译器自动实现还是分配管脚时手工定义或在程序中定义？
为什么我通过fpga读max125的转换结果会不对？各位大侠，求救！我用altera的ep1c3t144的fpga，通过它来控制max125转换，现在通过测量可看出ad芯片的int引脚是有脉冲出来，也就是ad应该转换了，不然不会有转换完成信号，就是读转换结果时，转换结果就一直不对。max125的数据总线是不是一定要经过接口转换芯片将5v信号变成3。3v？我没有加接口转换芯片，但是我观测max125也接收了fpga送给它的转换通道号的命令啊。
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