RS编译码的一种硬件解决方案

摘要：提出了基于欧氏算法和频谱分析相结合的rs码硬件编译码方法；利用fpga芯片实现了gf（2 8）上最高速率为50mbps、最大延时为640ns的流式译码方案，满足了高速率的rs编译码需求。 关键词：rs码 fpga 伴随式 关键方程 idft 差错控制编码技术对改善误码率、提高通信的可靠性具重要作用。rs码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错能力，在通信系统中应用广泛。由于rs码的译码复杂度高，数字运算量大，常见的硬件及软件译码方案大多不能满足高速率的传输需求，一般适用于10mbps以下。本文提出的欧氏算法和频谱结构分析相结合的rs硬件解码方案，适用于fpga单片实现，速率高、延迟小、通用性强、使用灵活。笔者在fpga芯片上实现了gf（2 8）上符号速率为50mbps的流式解码方案，最大延时为640ns，参数可以根据需要灵活设置。 1 rs码的结构 码字长度为n=q-1(q=2i)，生成多项式为，αi∈gf(q)的rs码有最小码距δ=2t+1，能够纠正t个随机或突发错误[1]。本文列举的方案测试中采用的rs码主要参数为n=255、m0=0、t=8，其中gf